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标准版E题 数字-模拟信号混合传输收发机

简介:E题 数字-模拟信号混合传输收发机国一

开源协议: CC-BY-NC-SA 3.0

发布时间:2021-12-30 16:03:41
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描述

目录

1.前言

2.个人介绍

3.项目分析

5.理论分析与计算

6.各原理图电路分析

7.电路pcb设计分析

8.实物展示

9.程序设计

10.总结

 

 

 

前言

  转眼之间全国大学生电子设计大赛已经落下帷幕,也意味着今年我们的电子设计征程走到了终点。拿到全国一等奖算是对我们四天三夜的回报,也是我们两百多天认真备战的体现,但是它还不足以表达我们竞赛后的心情,不足以代表我们最后的收获,不足以让我们停下继续向前的脚步,它仅仅是一个标志,同时也是一个开始,标志的是电子设计已经略有所懂,开启了的是电子世界无比宽阔的大门。

个人介绍

  来自电子科技大学

题目要求

项目分析

  设计并制作在同一信道进行数字-模拟信号混合传输的无线收发机。其中,数字信号由40~9的一组数字构成;模拟信号为语音信号,频率范围为 100Hz~5kHz。采用无线传输,载波频率范围为 20~30MHz,信道带宽不大于 25kHz,收发设备间最短的传输距离不小于100cm

  收发机的发送端完成数字信号和模拟信号合路处理,在同一信道调制发送。收发机的接收端完成接收解调,分离出数字信号和模拟信号,数字信号用数码管显示,模拟信号用示波器观测。

任务要求设计并制作接收机数字-模拟信号混合传输的无线收发机。实现无线收发和分离并解码信号,系统整体框架如图所示

 

 

 

  根据根据题目要求和方案设计,选择使用有源RC滤波器对低频信号进行滤波,其优点是电路的设计和制作简单,其电路图如下:

  混频方案采用乘法器,可以获得与无源混频器相媲美的性能。并借助增益补偿了损耗,使得噪声系数指标变好,从而改善了接收器的整体线性指标。

  本题一大难点在于接收机对数模信号的分离,故解调方案采用FPGA数字下变频IQ解调,其优点在于解调带宽窄,选择性强,抗干扰能力强并且在本题中可以使用FIR滤波器分离数字和模拟信号。

  发射机放大部分采用低噪放PHA-13LN+或者TQP369182,两者在较宽的频率范围内都具有极高的动态范围和低噪声系数,以及良好的输入和输出回波损耗。并且供电电压,在低功耗方面同样具有优势。若采用TQP369182为主芯片搭建此电路,其中TQP369放大电路的工作截止频率由电感L1和电容C2C3决定,该三个元件构成一个滤波器进行选频。L1C2C3的值按下列表选择:

  由上表,结合放大器工作在和25Mhz频段下的工作要求,可适当升高L1C2C3。选择L1=1.8uHC2=22uFC3=22uF

  本振信号产生采用低功耗单片机STM32L431CCT6MCO引脚直接输出内部PLL所设置的时钟频率,这种方案功耗最低,不需要多余器件。

理论分析与计算

  由于题目要求信道带宽低于25kHz,而采用FM调制其带宽BW=2*Δf+fm)(其中 “fm”是调制信号的频率,而“Δf”是最大频率偏差),而AM调制所需带宽BW=2fm,所以选取占用信道带宽较小的AM调制方法。

  对于带宽限制的要求,模拟信号带宽50Hz10kHz,已经占用了绝大多数AM调制信号的带宽,考虑到数字调制要求响应2s以内,所需传送的数据按照四位十进制数字来计算,

需要14位二进制位,加上三位帧头共17位(响应时间不包含帧尾),选取10bit/s作为数字信号的调制速率,理论上1.7s可以发完一次数据,可在题目要求时间2s内完成数字的发射与接收。

  对于合路信号的调制,为了最大限度降低发射机整机功耗,使用单片机读取键盘输入并通过DAC输出数字信号,通过电阻搭建简易的加法器将模拟信号αsin(wt)加上经过有源RC滤波器后的数字信号βA(θt),输出数字模拟合路信号,使用单片机内部PLL产生本振信号并使用AD835乘法器进行AM调制,幅度调制是用调制信号去控制高频载波的振幅,使之随调制信号作线性变化的过程。调幅信号的包络与调制信号成正比。在本方案中,加法输出的合路信号可表达为St=αsin(wt)+βA(θt),将该合路信号同单片机本振信号cos(μt)输入乘法器,可得到AM信号S_AM (t)=S(t)  cos(μt),进一步可得到AM信号的频谱带宽最高为20kHz,满足题目的带宽限制要求。

  输出滤波器为LC滤波器,应在48MHz24MHz本振的二阶谐波)处有大于40dB的衰减,在28MHz(最大的本振频率)内衰减越小越好,Filter solution仿真结果如下:

各原理图电路分析

1.混频电路

  为了最大限度降低发射机整机功耗,使用单片机DAC输出数字信号并通过内部的PLL输出本振信号,数字信号经过有源RC滤波器滤波后通过电阻网络与输入音频信号直接相加输出数字模拟合路信号,使用乘法器对本振信号和合路信号乘法运算进行AM调制,其中,AM发射电路由AD835构成乘法器进行调制,相较于无源混频器,乘法器虽然产生一定的功耗,但输入端口线性度高,输入的信号不会因为器件的局限造成相位及频率上的失真。而且输出的组合干扰信号较少。AD835电路供电部分正负极分别使用整流二极管整流,根据数据手册,应使用4.7uF钽电容与0.01uF陶瓷电容进行退耦,载波频率最高能够达到300MHz,满足本题要求。根据内部电路可知其基本输出关系式为:

  调制信号从X输入。X输入范围为±1V+U≈1.05V,调制系数由WZ之间电阻R6R7决定,也可通过改变Y端。在本题中,可由XIN端输入数字-模拟合路信号,YIN输入本振信号,ZIN空置,W输出混频信号。

2.放大电路

  放大电路由隔直、放大、选频三部分构成,根据数据手册对其中选频部分进行调整,以获得最佳增益效果,其具体取值可见计算部分。

3. 接收机整体电路

  3.1 FPGA核心板

  FPGA接收机核心板原理图可见附录,其板载程序原理图如下:

  FPGA接收机采用直接采样+数字下变频IQ解调的架构,前端ADC采集速率为65Msps(搭配30M低通LC滤波器与20db驱动放大器),具有14位的分辨率,在得到ADC采集的高速并行数据流后与数字DDS进行IQ混频,得到两路数字信号,对数字信号进行低通滤波,逐级抽取后得到采样率约60k的数字基带信号,分别使用高通与低通FIR滤波器获得模拟与数字基带数据,在解调后送到    DAC输出双路模拟数字波形,单片机再使用ADC采集数字信号输出进行后续的解码处理,单片机也可以使用SPI协议更改FPGA内部DDS的相位增量控制字,从而改变本振频率。

  接收端在解调时会同时将信号作为FM信号进行解调,从而得到载波与本振频率的偏差,从而进行频率实时追踪,单片机也可通过32位数据寄存器读取想要的参数值(载波频率与信号强度指示)。

3.2 接收机供电电路  

  接收机供电主要由两片tps7A4701芯片工构成,其电路结构如下:

  可在网上购买,也可根据芯片数据手册直接画出,整体结构不难,由于比赛时间关系使用的现成供电板。此外,因为使用锂电池供电,降压幅度较大,故采用一个小风扇对芯片进行散热。

3.3 数码管电路

  由于题目要求需要四位数码管,单位数码管电路连接较为复杂,增加时间成本,故使用四位集成数码管,其引脚图如下:

  各引脚定义为

|a    11 |  b    7 |  c    4 |  d    2 |  e    1 |  f    10 |  g    5

h    3(小数点引脚)  | C0    6  | C1    8  | C2    9  | C3    12

  当对应引脚接高电平时,对应单个发光二极管亮起,例如对于第一位的共阳数码管,令12脚为高电平,11、7、4、2、1、10、3为低电平,5为高电平,则第一位数码管显示字符“0”。但是每次数码管都只能亮起一位,要在四位上显示一串数字则需要利用到数码管的动态扫描原理,即四位数码管依次快速分别亮起,由于人眼的视觉残留即可达到四个数码管同时亮起的效果。

电路pcb设计分析

  高频电路板的走线要求信号通路尽量直,以避免拐角走线产生的寄生电容高频高速信号,此外,由于传输线拐角处会改变线宽,线宽改变了还会造成信号的反射;在信号线周围可以打孔接地,以减少铜皮层的寄生电容。对于对供电电压要求高的芯片,还需要在供电口附近并联钽电容和陶瓷电容对电源进行解耦操作,使电源电压纹波尽可能小。此外,对于信号接口,还需要根据阻抗计算工具,结合板层数和厚度选择合适的传输线线框,对于一些特殊的芯片,还需根据其数据手册指导进行阻抗线的设计。

程序设计

1.程序流程图

2.主要程序展示

  可在附件中下载

实物展示

发射机部分

接收机部分

总结

  经过四天三夜的努力,我们的作品已经基本满足了所有赛题要求,并在最后一天下午距离比赛仅剩几个小时的时候成功实现数字传输。在后面的测评中,也将作品的全部功能发挥了出来,取得了不错的测评成绩,继而拿下了全国一等奖。这四天中,我们充分的认识了自己和大家一起感受疲惫与紧张。汗水与喜悦伴随着我们,参加电子设计竞赛之后,才让我们真正感受了人生的挑战,感到了时间的紧迫,学会了和时间赛跑。

 

作品视频链接 https://www.bilibili.com/video/BV1SL411L77h?share_medium=android&share_plat=android&share_session_id=d1b21e9d-f555-48d6-a34a-7d0232a5e50d&share_source=QQ&share_tag=s_i&timestamp=1639634615&unique_k=HIuDj4I

 

设计图

RC一阶有源滤波器 copy

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低噪放模块

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ID Name Designator Footprint Quantity
1 1u 1U RAD-0.1 1
2 1k R1,R2 1210 2
3 3266Y-1-103LF R3 RES-ADJ-TH_3266Y 1
4 OPA2132PA U1 DIP-8_L9.8-W6.6-P2.54-LS7.6-BL 1
5 0.1u C1,C2,C3,C4,C5,C6,C7,C8,C9 C0805 9
6 1 L1 L0603 1
7 1m L2,L3,L4,L5,L6,L7,L8,L9 L0603 8
8 SMA-KE-P901 RF1,RF2,RF3,RF4,WOUT,XIN,YIN,ZIN SMA-TH_SMA-KE-P901 8
9 HDR1X2 P1 HDR1X2 1
10 1k R4 R0805 1
11 TQP369182 U1 SOT-89-3_L4.5-W2.5-P1.50-LS4.2-TR 1
12 0.1u C10 C0603 1
13 4.7u C11,C13 C0603 2
14 10n C12 C0603 1
15 1N4007-T D1,D2 DO-41_BD2.4-L4.7-P8.70-D0.9-RD 2
16 HDR-F-2.54_1x3 H1 HDR-F-2.54_1X3 1
17 LED-0603_R LED1 LED0603_RED 1
18 0 R5,R7,R8,R10,R11 R0603 5
19 nc R6 R0603 1
20 1k R9,R12 R0603 2
21 180 R13 R0603 1
22 AD835ARZ-REEL7 U1 SOIC-8_L5.0-W4.0-P1.27-LS6.0-BL 1

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