AD9912

本工程是用于立创商城AD9912ABCPZ-REEL7（商品编号：C408403的方案验证版设计。

本工程是 立创EDA开源硬件平台 方案验证模块征集令示例工程。

AD9912是直接数字合成器（DDS），其特点是集成了14-bit数模转换器（DAC），含集成比较器，其输出信号为方波或正弦波。AD9912具有48比特位的频率控制字（FTW)，可实现频率分辨率4uHz，可通过调整DAC系统时钟获得频率绝对精度。

AD9912还提供一个集成的系统时钟锁相环（PLL）运行系统时钟输入低至25MHz。

AD9912特点：
1、 1G的内部时钟（高至400MHz的直接输出）；
2、 集成1GSPS 14bit的DAC；
3、 48bit频率控制字，4uHz的频率分辨率；
4、 差分HSTL比较器；
5、 灵活的系统时钟输入，可使用晶振或外部参考时钟；
6、 片上低噪声PLL参考时钟倍频；
7、 2路SpurKiller通道；
8、 最高750MHz的低抖动时钟倍频器；
9、 单端CMOS比较器，频率小于150MHz；
10、 CMOS输出的可编程输出分频器；
11、 串行控制；

外部时钟基准连接到AD9912的SYSCLK引脚，以产生内部高频系统时钟。
SYSCLK输入可以在以下三种模式下操作：
1、 不用系统时钟锁相环；
2、 用系统时钟锁相环与外部产生的输入信号；
3、 用系统时钟锁相环和晶振；

当系统时钟锁相环倍频器的功能电路被禁用时，AD9912就必须有高频信号源驱动（250MHz~1GHz），信号从系统时钟输入引脚输入，经内部缓冲区变成内部的DAC采样时钟。

当系统时钟锁相环倍频器启用时，系统时钟输入引脚的输入频率不能超过系统时钟锁相环相位检测器所允许的最大输入频率。

AD9912具有两个输出驱动器，主要的输出驱动器支持1.8V HSTL差分输出电平，第二驱动器支持1.8V或3.3V的CMOS电平。