FPGA逻辑分析仪——逻辑派FPGA-G1开发板

💰 BOM 成本对比（采集前端）

> 📌 成本口径说明：上表价格为淘宝店铺零散购买价（多为散新/拆机件），仅供参考。其中差异最大的是 TLV3502——淘宝散新约 1.5 元/片，而 立创商城全新正品约 13 元/片（TI，SOT-23-8，型号 TLV3502AIDCNR，十颗以内散买价）。若全部器件改用全新正品，V2 仅 TLV3502（8 片）一项成本就会由约 12 元升至约 104 元，实际成本请以最终选型为准。

> 💡 如何选择？ 两者均非为负压测量设计，负压信号都无法正常采集。区别在于损坏层面：V1 在持续负压输入下钳位会失效、可能烧坏 FPGA VCCIO；V2 通过比较器+电平转换隔离负压，烧不到 FPGA，但持续负压仍可能损坏前端比较器等器件（代价较低）。V1 在常规 0~5V 信号下完全可用、成本更低，适合入门复刻，但阈值不可调、无法测 1.8V/2.5V 低压波形。若信号无持续负压且无需低压测量，V1 足够；若需更可靠保护或支持低压波形，推荐 V2 增强版。

↑ FoLogic 整机图

支持 Buffer 与 Stream 两种模式，可在上位机软件中自由切换：

Buffer 模式（深度存储）

• 数据先缓存至板载 DDR3，采集完成后通过 USB 批量回传
• 触发位置可前后灵活配置（预触发/后触发深度可调）

Stream 模式（连续流式）

• 边采样边上传，实现长时间连续采集
• 上位机实时显示波形，适合观测偶发异常信号
• 采样率与通道数可动态平衡

> 💡 设计思路：两种模式互补 —— Buffer 模式捕获高频细节，Stream 模式记录长时间行为。通过上位机一键切换，无需重新配置 FPGA。

Buffer 模式下最高支持 200MHz / 16通道 并行采样（受此款FPGA工艺制程的影响，200MHz主频会有严重的时序违例，所以采用100MHz 主频 + IDDR 双沿采样的方式），轻松捕获高速数字信号细节。

采用 Cypress CY7C68013A (FX2LP) USB 2.0 控制器 + GPIF 并行总线，确保 PC 与 FPGA 之间数据高速可靠传输。

采用全开源 逻辑派 FPGA-G1 作为核心板，底板仅包含 USB 控制器和输入保护电路，结构精简，适合学习与复刻。全开源的硬件架构适合学习PCB绘制将两板绘制到一起，可玩性极高。

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V2 增强版采用 比较器整形 + 电平转换 + ESD 的多重防护架构，彻底杜绝负压/高压损伤 FPGA 的风险（注：持续负压仍可能损坏前端比较器等器件，但代价远低于 FPGA，且不会烧到 FPGA）：

• TLV3502 比较器整形：将输入波形整形为边沿陡峭的数字方波，并通过反馈迟滞电阻引入回差，消除比较阈值附近的抖动误触发
• 0~5V 阈值可调：比较器阈值电压 Vref 由 DAC5311 输出提供，DAC 通过 FPGA 实现 0~5V 可配置；上位机同步提供 0~5V 可调的电压阈值滑块
• 双重防护：比较器采用 5V 供电，前端串接 33Ω 电阻 与 ESD（H5VU25U） 以预防高电压误触；比较器后接 SN74LVC16245A 电平转换器，将波形安全转换为 3.3V 后接入 FPGA
• 更宽的波形兼容：实测通过调节阈值，可支持 1.8V / 2.5V / 3.3V / 5V 波形的测量

> 💡 为什么放弃纯钳位方案？ 原钳位方案在持续的负压输入下会失效，负压直接接入 FPGA，导致整个 Bank 的电压 VCCIO 被烧坏。V2 通过比较器和电平转换器的双重隔离，杜绝负压烧坏 FPGA 的风险（持续负压仍可能损坏前端比较器，但代价低且不伤及 FPGA）。V1 经济版仍采用原钳位方案，详见文末 📁 V1 经济版存档。

由 FPGA 硬件实时匹配触发条件，零延迟响应，支持以下触发模式：

• 边沿触发 — 上升沿 / 下降沿 / 双边沿，捕获脉冲起始与中断信号
• 电平触发 — 高电平 / 低电平，检测总线空闲或复位状态
• 掩码触发 — 多通道组合逻辑条件（掩码 + 值 + 边沿），适用于复杂协议或状态机调试

触发位置灵活可调：预触发深度可配置为总缓存深度的 0% ~ 90%，兼顾触发前后的波形观察，轻松捕获偶发异常。

基于 PulseView 上位机，支持 100+ 种协议解码器（I²C、SPI、UART、CAN、1-Wire、JTAG 等），并可通过 Python 自定义私有协议解码。

对于采样电路而言，要还原不失真的波形，采样频率需达到被测信号频率的 4 倍以上。基于这一原则，200 MHz 采样率应能稳定采集 50 MHz 以内的信号波形。

为验证实际性能，使用另一块 FPGA 的 PLL 输出了以下频率的测试波形：50 MHz、25 MHz、12.5 MHz、6.25 MHz。其中 50 MHz 波形产生了一个 90° 相位差 用于对比，以检验多通道之间的相位一致性。

↑ 各频率测试波形实测结果

系统采用 PC上位机 + FX2 USB控制器 + FPGA 三层架构，层级间职责分明：

↑ PC / FX2 / FPGA 三层架构框图

1. 信号输入 → 16 通道被测信号经探头进入采集接口
2. 输入保护/整形 → 33Ω 限流 + ESD（H5VU25U）+ TLV3502 比较器整形（0~5V 阈值可调）
3. 电平转换 → SN74LVC16245A 将 5V 比较器输出转换为 3.3V 接入 FPGA
4. FPGA 采样 → 100MHz 主频 + IDDR 双沿采样，等效 200MHz
5. 触发判断 → 硬件触发识别引擎实时匹配触发条件（边沿/电平/掩码）
6. 数据缓存 → Buffer 模式存入板载 DDR3 / Stream 模式实时打包上传
7. USB 传输 → 通过 FX2 GPIF 接口将数据发送至 PC
8. 上位机显示 → PulseView 进行波形渲染与协议解码

每路输入信号经以下链路处理后再进入 FPGA：

被测信号 ── 33Ω 串联电阻 ── ESD(H5VU25U) ── TLV3502 比较器 ── SN74LVC16245A 电平转换 ── FPGA I/O
                                              │
                                          Vref（DAC5311 输出 0~5V 可调）

↑ 16 通道比较器采集前端电路原理图

• 比较器整形：TLV3502 将模拟波形整形为边沿陡峭的数字方波，反馈迟滞电阻引入回差，消除阈值附近抖动误触发
• 阈值可调：DAC5311 由 FPGA 控制输出 0~5V 阈值 Vref，配合上位机滑块实现不同逻辑电平（1.8V / 2.5V / 3.3V / 5V）的精确测量
• 安全隔离：比较器 5V 供电 + 前端 ESD 防护，后接 SN74LVC16245A 转换为 3.3V，彻底杜绝负压/高压进入 FPGA 的风险（持续负压仍可能损坏前端比较器，但不会伤及 FPGA）

信号输入接口

↑ 底板 16 通道输入接口原理图布局

接口	类型	说明
CH0 ~ CH15	数字输入	16 通道数字信号输入，V2 支持 1.8V/2.5V/3.3V/5V（阈值可调）
GND	接地	公共接地端，建议所有通道共地
USB	USB 2.0	数据通信与供电（Type-C）

通信接口

电平兼容性（V2）

V2 通过上位机调节 DAC 阈值，可兼容多种逻辑电平。参考阈值约为被测电平的一半（Vref ≈ Vih/2），测量时据此设置：

↑ 上位机电压阈值滑块设置界面

输入电平	参考阈值（约电平一半）	兼容性
1.8V 逻辑	约 0.9V	✅ 兼容
2.5V 逻辑	约 1.25V	✅ 兼容
3.3V 逻辑	约 1.65V	✅ 兼容
5V 逻辑	约 2.5V	✅ 兼容

> 💡 阈值设置建议：以被测逻辑电平的一半作为比较阈值（如 3.3V 逻辑设约 1.65V），即可获得最佳采样判据；实际可根据噪声情况微调。

首次使用前需先烧录 FPGA 逻辑和 FX2 固件。

烧录 FPGA 固件

从 GitHub Release（V1 / V2 通用固件 full_pro_v2_with_dac）或附件中下载 logic_v2.rar，解压后：

1. 打开 Gowin IDE，加载工程目录下的 logic.gprj
2. 点击 Tools → Programmer，软件会自动选择对应的 .fs 文件（如未自动选择，请手动添加 impl\pnr\ 目录下的 logic_gwin_pro.fs）
3. 连接设备，点击 Program/Configure 下载至逻辑派 FPGA-G1 核心板

> ⚠️ 注意：烧录时需选择 外部存储设备（SPI FLASH），若下载到内部 SRAM，掉电后程序会丢失。

↑ FPGA 下载器与逻辑派 FPGA-G1 核心板连接方式

↑ Gowin Programmer 烧录 FPGA 逻辑

下载 FX2 固件

从 GitHub Release 或附件中下载 FoLogic-fw-keil-master.rar，解压后 Output 目录下找到 FoLogic.iic。使用附件中的 CyConsole.rar，解压得到 CyConsole.exe。

首先插上底板，在设备管理器中确认是否识别到 FX2 设备。若未识别到，需安装附件中 cy7c68013驱动.rar 的驱动程序。

↑ 设备管理器识别到 FX2 设备

设备管理器识别到 FX2 后，打开 CyConsole.exe：

1. 点击 Download 或通过菜单 FX2LP → Download
2. 加载 Output 目录下的 FoLogic.iic 文件
3. 等待下载完成，状态栏显示成功即烧录完毕

↑ CyConsole 烧录 FX2 固件

> 📌 数量说明：以 16 通道完整配套为准；可根据实际通道数等比缩减。

> 🧩 线材说明：短线（约 3cm/根）与对接长线（≤10cm/根）均使用 RG178 黑色同轴线。32 根短线约 1 米 + 16 根长线约 1.6 米，含预留损耗，购买约 3 米足够。

> 🧩 热缩管选购建议：建议购买 4:1 收缩比的热缩管并多备几种型号。大致尺寸参考（收缩前）：细管约 φ1.5~2（包裹线缆/对接点）、粗管约 φ8（对接接口加固）、加粗管约 φ25~30（包裹 2.54×4 接口小板与弯针）。

↑ 四通道接口小板

> 📌 工程说明：接口小板的工程位于主工程下的 pin_board 目录。

↑ PulseView 触发配置界面

采集窗口
├─── 预触发深度 ───┤●├─── 后触发深度 ───┤
                    │
              触发事件位置

• 预触发深度：可配置为总缓存深度的 0% ~ 90%
• 后触发深度：自动根据预触发深度调整

> 📌 下载说明：可在 GitHub Release（最新版 fologic_v2）直接下载，或使用本附件中的安装包。由于附件大小限制为 50M，附件中的安装包分为 part1 / part2 两个分卷，请全部下载后放入同一目录，解压 part1 即可得到完整安装包。

• ✅ 跨平台支持（Windows / Linux / macOS）
• ✅ 100+ 种协议解码器，覆盖有线/无线/工业/存储等各大类
• ✅ 支持 Python 自定义解码器，可解析任意私有协议
• ✅ 灵活的触发设置
• ✅ 波形导出（CSV、VCD、二进制等格式）
• ✅ 多窗口对比分析
• ✅ 搜索与标记功能

1. 下载 PulseView 安装包（完整版或专用版均可）

> 📌 关于附件拆分：由于附件大小限制为 50M，上位机安装包在本附件中分为 part1 和 part2 两个分卷。请将两个分卷全部下载，并放入同一目录后，使用解压软件打开 part1 即可正常解压出完整安装包。

> 💡 关于驱动：WinUSB 驱动绑定的是 USB 端口号，更换 USB 口后需重新用 Zadig 安装驱动。这是 WinUSB 驱动机制的固有限制，非本设备问题。

↑ Zadig驱动安装界面

↑ PulseView 设备选择界面

FoLogic 采用 PulseView 上位机，协议解码能力基于 Sigrok 协议解码器（Protocol Decoders, PD）库，涵盖 100+ 种协议 且持续增长。

🔌 即开即用的协议库（部分列举）

↑ PulseView 解码 I²C/UART 信号波形示意

> 以上仅为冰山一角，完整协议列表请参见 sigrok 官方协议解码器列表。

🛠️ 自定义解码器

PulseView 支持使用 Python 编写自定义协议解码器，您可以根据需要：

• 解析私有/非标协议
• 定义自定义的数据帧格式
• 添加条件触发标记
• 扩展协议解码栈

> 📌 V1 与 V2 共用同一套 FPGA 固件。V1 硬件缺少阈值调节电路，因此阈值调节功能在 V1 上无效，其余功能均可正常使用。
>
> 🔧 版本选择建议：
> - FPGA 固件：强烈建议 V1 / V2 均使用 V2 固件，其修复了 FPGA Stream 模式的采集 bug；多余的 DAC 控制逻辑在 V1 硬件上不会产生任何影响。若 V1 用户坚持使用旧版，可参照 V2 固件自行更改。
> - 上位机：建议 V1 / V2 硬件均可使用 V2 上位机——V1 硬件上仅多出一个不起作用的阈值滑动块，其余功能正常且波形测量已优化（数据量大也不卡）。若 V1 用户嫌该滑动块碍眼，也可改用 V1 上位机，但其未优化波形测量，采集数据较多时测量会明显卡顿，且无阈值滑动条。总体推荐优先使用 V2 上位机。

V1 采用双向钳位二极管保护电路，每个输入通道配备独立的钳位保护：

↑ 16 通道 BAT54S 钳位保护电路原理图

信号输入 ──── 限流电阻 ──┬── 至 FPGA I/O
                        │
                        ├── D1 ─── VCC  (上钳位至 3.3V)
                        │
                        └── D2 ─── GND  (下钳位至 GND)

• 上钳位：肖特基二极管将电压钳位至 VCC + Vf（约 3.8V）
• 下钳位：肖特基二极管将电压钳位至 GND - Vf（约 -0.7V）
• 限流电阻：100Ω 串联限流，抑制浪涌电流
• 输入电压范围：0 ~ 5V（兼容 3.3V / 5V 逻辑电平）